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文章来源:manbetx手机版 发布日期:2013.8.16 浏览次数:1225 次
  新思科技(Synopsys)日前在深圳媒体见面会上发布了其标准单元库和存储器套件DesignWare HPC(以下简称设计套件)。该公司逻辑库产品市场经理Ken Brock表示,设计师在实现处理器内核时,必须在速度、功耗和面积三方面找到平衡,从而为其特定的应用带来最佳的实现,而物理IP在实现这种优化设计时尤为重要。他指出,HPC设计套件能够使SoC设计师优化其片上CPU、GPU和DSP,IP内核,以实现最大的速度、最小的面积或最低的功耗,或针对其特殊的应用需求实现上述三者的最优化平衡。
  
  SoC竞争异常激烈,因此SoC设计厂商在定义产品时,往往采用包括ARM、Imagination、新思和CEVA等公司的先进CPU、GPU、DSP和I/O等知识产权(IP),同时采用新思等公司的先进EDA设计流程和工具。但是除了这两者之外,要实现一款先进的SoC还需要在设计与晶圆代工厂之间使用标准单元和大量的内存IP,而新思此次发布的就是用来实现先进SoC、包括标准单元库和存储器实例的设计套件。它们可优化一个SoC上的所有处理器内核,该设计套件包括超高密度的存储器编译器和超过125种全新的标准单元和存储器实例。
  
  总结来说,DesignWare HPC设计套件有四大优势。首先在于统一性,即采用同一个设计套件就能够优化SoC上所有的处理器内核。
  
  其次,也是该套件最大的亮点,就是它可使主CPU内核的性能提高达10%,GPU内核功耗降低达25%、面积缩小达10%。HPC设计套件包括快速缓存存储器实例和性能经调整的触发器,它们可实现比标准Duet套件高达10%的速度提升。为了使动态和漏电功耗以及芯片面积减少到最小,新的套件提供了面积优化的触发器、多比特触发器和一种超高密度二端口SRAM,实现了高达25%的面积缩小和功耗降低,同时保持了处理器的性能。
  
  最新的实用案例包括ImaginationTechnologles公司的PowerVR Sedes6IP内核,“通过采用Synopsys的存储器和标准单元库,在实现我们的IP内核时面积和能效两方面都得到了显著的提升。”Imagination负责IMGworksSoC设计的执行副总裁Mark Dunn表示,“Seties6 GPU从整体上将动态功耗减少高达25%,同时面积缩小高达10%,其中的一些模块的面积改善达到14%。我们还创建了一个经过调整的设计流程,该设计流程已经使实现周期改善了高达30%。”
  
  据Synopsys业务拓展总监江伟杰介绍,在智能手机、平板电脑等移动终端中,GPU所占比例一般在40%左右,因此能够使一颗芯片的成本节省约0.25美元。不仅如此,面积的改善也能大幅降低芯片的成本。此外,“降低功耗对于GPU而言是最重要的部分,功耗降低25%是十分可观的,它将使芯片呈现完全不同的状态,产品的竞争力大幅提升。”他说。
  
  第三,除了Imagination,新思还与其他重量级的IP提供商紧密合作,包括CEVA和芯原科技(VeriSilicon),同样用以优化其CPU和DSP内核性能,并且也得到了这些领先IP供应商的青睐和验证。芯原负责设计方法和项目管理的公司副总裁李念峰说:“新的DesignWare HPC设计套件包含了特殊的逻辑单元和SRAM,它们正是我们在先进的处理器内核上去实现尽可能高的性能,同时将面积和功耗降到最低所需要的。”
  
  “DSP是每一种先进电子产品的基本组件,从智能手机和平板电脑到智能电视和基站,同时每一种设计都有独特的优化需求。”CEVA有限公司副总裁Bran Briman说, “除了极高的性能,设计师依靠我们的DSP内核来消耗尽可能少的电能并占用尽可能少的硅面积。我们期待继续与新思合作以帮助我们共同的客户达到其严格的设计目标。”
  
  第四是快速的优化实现。为了帮助设计团队在最短的时间内实现其处理器和SoC的设计目标,新思还提供优化的设计流程脚本和专家内核优化咨询,包括Fastopt实现服务。通过Fastopt服务,在短短的四到六周内即可实现优化的处理器内核。
  
  据悉,新思多样化的DesignWareIP已经过硅验证,支持从180纳米到28纳米的晶圆代工厂和工艺,应用于28nm工艺的设计套件已于2013年7月开始供货。

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